軟板之高頻電路設(shè)計常見的8個問題

高頻電路板的設(shè)計常見的問題有哪些呢？軟板廠的小編總結(jié)了以下幾點：

1.2G 以上高頻 PCB 設(shè)計，微帶的設(shè)計應(yīng)遵循哪些規(guī)則?

射頻微帶線設(shè)計，需要用三維場分析工具提取傳輸線參數(shù)。所有的規(guī)則應(yīng)該在這個場提取工具中規(guī)定。

2.2G 以上高頻 PCB 設(shè)計，走線,排版,應(yīng)重點注意哪些方面?

2G 以上高頻 PCB 屬于射頻電路設(shè)計，不在高速數(shù)字電路設(shè)計討論范圍內(nèi)。而 射頻電路的布局(layout)和布線(routing)應(yīng)該和原理圖一起考慮的，因為布局布線都會造成分布效應(yīng)。而且，射頻電路設(shè)計一些無源器件是通過參數(shù)化定義，特殊形狀銅箔實現(xiàn)，因此要求 EDA 工具能夠提供參數(shù)化器件，能夠編輯特殊形狀銅箔。Mentor 公司的 boardstation 中有專門的 RF 設(shè)計模塊，能夠滿足這些要求。而且，一般射頻設(shè)計要求有專門射頻電路分析工具，業(yè)界最著名的是 agilent 的 eesoft，和 Mentor 的工具有很好的接口。

3.添加測試點會不會影響高速信號的質(zhì)量?

至于會不會影響信號質(zhì)量就要看加測試點的方式和信號到底多快而定?；旧贤饧拥臏y試點(不用在線既有的穿孔(via or DIP pin)當(dāng)測試點)可能加在在線或是從在線拉一小段線出來。前者相當(dāng)于是加上一個很小的電容在在線，后者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關(guān)。影響大小可透過仿真得知。原則上測試點越小越好(當(dāng)然還要滿足測試機具的要求)分支越短越好。

4.在高速 PCB 設(shè)計中，信號層的空白區(qū)域可以敷銅，而多個信號層的敷銅在接地和接電源上應(yīng)如何分配?

　一般在空白區(qū)域的敷銅絕大部分情況是接地。 只是在高速信號線旁敷銅時要注意敷銅與信號線的距離， 因為所敷的銅會降低一點走線的特性阻抗。也要注意不要影響到它層的特性阻抗， 例如在 dual strip line 的結(jié)構(gòu)時。

5.如何解決高速信號的手工布線和自動布線之間的矛盾?

現(xiàn)在較強的布線軟件的自動布線器大部分都有設(shè)定約束條件來控制繞線方式及過孔數(shù)目。各家 EDA公司的繞線引擎能力和約束條件的設(shè)定項目有時相差甚遠(yuǎn)。 例如, 是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式, 能否控制差分對的走線間距等。 這會影響到自動布線出來的走線方式是否能符合設(shè)計者的想法。 另外, 手動調(diào)整布線的難易也與繞線引擎的能力有絕對的關(guān)系。 例如, 走線的推擠能力,過孔的推擠能力, 甚至走線對敷銅的推擠能力等等。 所以, 選擇一個繞線引擎能力強的布線器, 才是解決之道。

6.如何解決高速布線和EMI沖突

高速布線與 EMI 的要求有很多沖突。但基本原則是因 EMI 所加的電阻電容或 ferrite bead, 不能造成信號的一些電氣特性不符合規(guī)范。 所以, 最好先用安排走線和 PCB 迭層的技巧來解決或減少 EMI的問題, 如高速信號走內(nèi)層。最后才用電阻電容或 ferrite bead 的方式, 以降低對信號的傷害。

7.在高速設(shè)計中，如何解決信號的完整性問題?

信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構(gòu)和輸出阻抗(output impedance)，走線的特性阻抗，負(fù)載端的特性，走線的拓樸(topology)架構(gòu)等。解決的方式是靠端接(termination)與調(diào)整走線的拓樸。

8、如何避免高頻干擾?

避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串?dāng)_(Crosstalk)?？捎美蟾咚傩盘柡湍M信號之間的距離，或加 ground guard/shunt traces 在模擬信號旁邊。還要注意數(shù)字地對模擬地的噪聲干擾。